ir2104s script

Se modelan la tabla logica, referencia flotante, UVLO de VCC, retardos nominales y prevencion del solapamiento.
TON=680 ns, TOFF=150 ns: separacion de flancos ideales de 530 ns.
La guarda de seguridad es de 520 ns. No se suman 520 ns a los 680 ns.
La hoja especifica el tiempo muerto con niveles analogicos 10/90 %; este modelo tiene flancos ideales, por lo que no reproduce esa medicion.
En 0.8..3 V las entradas conservan el estado anterior como convención numerica; no representa una histeresis garantizada por el fabricante.
El apagado por UVLO es inmediato en este modelo.
No se añade UVLO independiente de VB-VS, no especificado para este chip.
No se modelan impedancia/corriente de salida real, tiempos de subida y bajada, temperatura, fallos, corrientes de reposo ni transitorios negativos.
Las salidas son fuentes de tension referidas al cero global, actualizadas con las referencias COM y VS: no son etapas de potencia flotantes fisicas.
Los pines de alimentacion se leen, no suministran la energia de las salidas.
Un bootstrap externo no perdera carga por el consumo de puerta de HO, por tanto sirve para validar control y niveles; 
no para dimensionar el bootstrap, estudiar potencia, carga de puerta o garantizar un puente real.

